پدافند الکترونیکی و سایبری

پدافند الکترونیکی و سایبری

طراحی مدار ضرب‌ ۶ بیتی تقریبی و بهینه برای پیاده‌‌سازی روی تراشه‌های قابل برنامه‌ریزی با کاربرد در یادگیری ماشینی

نوع مقاله : مقاله پژوهشی

نویسندگان
مهسا غلامی 1
حمیدرضا احمدی فر 2
سهیل فلاح باقری نژاد 3
1 کارشناسی ارشد، دانشگاه گیلان، رشت، ایران
2 استادیار، دانشگاه گیلان، رشت، ایران
3 کارشناسی ارشد، دانشگاه گیلان، رشت، ایران.
چکیده
پیاده‌سازی الگوریتم‌های یادگیری ماشینی روی تراشه‌های قابل برنامه‌ریزی به منابع و بلوک‌های منطقی زیادی نیاز دارد، درنتیجه آن‌ها را با محدودیت‌هایی مواجه می‌کند. یکی از راه‌های کاهش منابع، استفاده از مدارهای محاسباتی تقریبی است. عمل ضرب معمولا یکی از گزینه‌های اصلی در محاسبات تقربی است، چراکه نقش مهمی در افزایش میزان مصرف منابع و تاخیر محاسبات دارد. در این مقاله کمپرسورهای ۵:۲ و ۶:۲ تقریبی پیشنهاد شده که با هدف به‌کارگیری در مدار ضرب ۶ بیتی ارائه شده‌اند. مدار پیشنهادی ابتدا به زبان VHDL شبیه‌سازی شده و سپس در ابزار Vivado بر روی برد Zedboard Zynq از خانواده‌ی Zynq 7000 پیاده‌سازی و سنتز شد. نتایج سنتز نشان می‌دهد که در منابع مصرفی، توان مصرفی پویا و تاخیر، در مقایسه با مدار دقیق، به ترتیب 50، 50 و 25 درصد بهبود حاصل شده است. ارزیابی معیارهای خطا از جمله شامل NMED و MRED نشان‌دهنده‌ی مقادیر نزدیک با سایر کارهای موجود است. مدار پیشنهادی برای ارزیابی کیفی در نرم افزار متلب در یک مدل یادگیری ماشینی مبتنی بر شبکه عصبی پیش‌خور به‌کار رفته و نشان داده شده که به طور میانگین 12/۰ و ۱۱/۰ درصد به ترتیب در رگرسیون خطی و تشخیص لبه افزایش خطا ایجاد شده که در چنین کاربردهایی قابل قبول است. به دلیل استفاده از داده‌های تصادفی آزمون t-test‌ برای تحلیل دقت به کار رفت. نتایج آزمون نشان می‌دهد که با سطح اطمینان ۸۶٪، نمی‌توان گفت مدل تقریبی و مدل دقیق تفاوت معنی‌داری در دقت دارند.
کلیدواژه‌ها
محاسبات تقریبی
یادگیری ماشینی
ضرب‌کننده تقریبی
تراشه‌های قابل برنامه‌ریزی
موضوعات

عنوان مقاله English

Design of an approximate and optimal 6-bit multiplier circuit for implementation on FPGA with application in machine learning

نویسندگان English

Mahsa Gholami 1
HamidReza Ahmadifar 2
Soheil Fallah Bagherinezhad 3
1 Master's Degree, University of Guilan, Rasht, Iran
2 Assistant Professor, University of Guilan, Rasht, Iran
3 Master's Degree, University of Guilan, Rasht, Iran
چکیده English

Implementing machine learning algorithms on programmable chips requires substantial hardware resources and logic blocks, which imposes limitations on their deployment. One effective approach to reduce resource usage is employing approximate computing circuits. Multiplication is typically one of the main targets in approximate computation since it plays a key role in increasing both resource consumption and computational delay. In this paper, approximate 5:2 and 6:2 compressors are proposed for use in a 6-bit multiplier circuit. The proposed design was first simulated using VHDL and then implemented and synthesized in Vivado on a ZedBoard Zynq platform from the Zynq-7000 family. Synthesis results show improvements of 50%, 50%, and 25% in resource utilization, dynamic power consumption, and delay, respectively, compared to the exact design. Error metrics evaluation, including NMED and MRED, demonstrates values comparable to other existing works. For qualitative evaluation, the proposed circuit was applied in a MATLAB-based machine learning model using a feedforward neural network. The results show that the average error increased by only 0.12% and 0.11% in linear regression and edge detection applications, respectively, which are acceptable for such use cases. Since random data were used, a t-test was conducted to analyze the accuracy. The test results indicate that, with a confidence level of 86%, there is no statistically significant difference in accuracy between the approximate and exact models.

کلیدواژه‌ها English

approximate computing
machine learning
approximate multiplier
FPGA

Smiley face

 

1.. M. Ghafari, H. Abdoli, and M. Abbasi, “Speeding up the execution-time of Crystals-Kyber PQC Algorithm on FPGA,” Electronic and Cyber Defense, vol. 10, no. 4, pp. 101–110, 2023. [Online]. Available: https://dor.isc.ac/dor/20.1001.1.23224347.1401.10.4.11.1 (in Persian).
2. M. B. Dehkordi and H. Ahmadifar, “A new approximate 8:2 compressor for image processing applications,” IETE J. Res., Feb. 2023, doi: 10.1080/03772063.2023.2171915.
3. A. M. Dalloo, A. J. Humaidi, A. K. Al Mhdawi, and H. Al-Raweshidy, “Approximate computing: Concepts, architectures, challenges, applications, and future directions,” IEEE Access, vol. 12, pp. 146022–146088, 2024, doi: 10.1109/ACCESS.2024.3467375.
4. S. Ullah et al., “Area-optimized low-latency approximate multipliers for FPGA-based hardware accelerators,” in Proc. 55th Annu. Design Autom. Conf. (DAC), San Francisco, CA, USA, 2018, pp. 1–6, doi: 10.1145/3195970.3195996.
5. N. V. Toan and J.-G. Lee, “Energy-area-efficient approximate multipliers for error-tolerant applications on FPGAs,” in Proc. 32nd IEEE Int. Syst.-on-Chip Conf. (SOCC), Singapore, 2019, pp. 336–341, doi: 10.1109/SOCC46988.2019.1570548202.
6. N. V. Toan and J.-G. Lee, “FPGA-based multi-level approximate multipliers for high-performance error-resilient applications,” IEEE Access, vol. 8, pp. 25481–25497, 2020, doi: 10.1109/ACCESS.2020.2970968.
7. C. Niemann, M. Rethfeldt, and D. Timmermann, “Approximate multipliers for optimal utilization of FPGA resources,” in Proc. 24th Int. Symp. Design Diagn. Electron. Circuits Syst. (DDECS), Vienna, Austria, 2021, pp. 23–28, doi: 10.1109/DDECS52668.2021.9417027.
8. S. Yao and L. Zhang, “Hardware-efficient FPGA-based approximate multipliers for error-tolerant computing,” in Proc. Int. Conf. Field-Programmable Technol. (ICFPT), Hong Kong, 2022, pp. 1–8, doi: 10.1109/ICFPT56656.2022.9974399.
9. Y. Guo, X. Chen, Q. Zhou, and H. Sun, “Power-efficient and small-area approximate multiplier design with FPGA-based compressors,” in Proc. IEEE Int. Symp. Circuits Syst. (ISCAS), Singapore, 2024, pp. 1–5, doi: 10.1109/ISCAS58744.2024.10558590.
10. M. Taheri, A. Arasteh, S. Mohammadyan et al., “A novel majority based imprecise 4:2 compressor with respect to the current and future VLSI industry,” Microprocess. Microsyst., vol. 73, Dec. 2020, Art. no. 102962, doi: 10.1016/j.micpro.2019.102962.
11. A. Momeni, J. Han, P. Montuschi, and F. Lombardi, “Design and analysis of approximate compressors for multiplication,” IEEE Trans. Comput., vol. 64, no. 4, pp. 984–994, Apr. 2015, doi: 10.1109/TC.2014.2308214.
12. Z. Yang, J. Han, and F. Lombardi, “Approximate compressors for error-resilient multiplier design,” in Proc. IEEE Int. Symp. Defect Fault Tolerance VLSI Nano Syst., Amherst, MA, USA, Oct. 2015, pp. 183–186, doi: 10.1109/DFT.2015.7315159.
13. D. Esposito, A. G. M. Strollo, E. Napoli, D. De Caro, and N. Petra, “Approximate multipliers based on new approximate compressors,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 65, no. 12, pp. 4169–4182, Dec. 2018, doi: 10.1109/TCSI.2018.2839266.
14. S. Venkatachalam and S.-B. Ko, “Design of power and area efficient approximate multipliers,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 25, no. 5, pp. 1782–1786, May 2017, doi: 10.1109/TVLSI.2016.2643639.
15. O. Akbari, M. Kamal, A. Afzali-Kusha, and M. Pedram, “Dual-quality 4:2 compressors for utilizing in dynamic accuracy configurable multipliers,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 25, no. 4, pp. 1352–1361, Apr. 2017, doi: 10.1109/TVLSI.2016.2643003.
16. M. Ahmadinejad, M. H. Moaiyeri, and F. Sabetzadeh, “Energy and area efficient imprecise compressors for approximate multiplication at nanoscale,” AEU-Int. J. Electron. Commun., vol. 110, Oct. 2019, Art. no. 152859, doi: 10.1016/j.aeue.2019.152859.
17. G. Park, J. Kung, and Y. Lee, “Design and analysis of approximate compressors for balanced error accumulation in MAC operator,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 68, no. 7, pp. 2950–2961, Jul. 2021, doi: 10.1109/TCSI.2021.3073177.
18. A. G. M. Strollo, E. Napoli, D. De Caro, N. Petra, and G. D. Meo, “Comparison and extension of approximate 4:2 compressors for low-power approximate multipliers,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 67, no. 9, pp. 3021–3034, Sep. 2020, doi: 10.1109/TCSI.2020.2988353.
19. F.-Y. Gu, I.-C. Lin, and J.-W. Lin, “A low-power and high-accuracy approximate multiplier with reconfigurable truncation,” IEEE Access, vol. 10, pp. 60447–60458, May 2022, doi: 10.1109/ACCESS.2022.3179112.
20. S. S. Deepsita, T. Karthikeyan, and S. N. Mahammad, “Energy efficient multiply-accumulate unit using novel recursive multiplication for error-tolerant applications,” Integration, vol. 92, pp. 24–34, Sep. 2023, doi: 10.1016/j.vlsi.2023.04.006.
21. M. Zhang, S. Nishizawa, and S. Kimura, “Area efficient approximate 4-2 compressor and probability-based error adjustment for approximate multiplier,” IEEE Trans. Circuits Syst. II, Express Briefs, vol. 70, no. 5, pp. 1714–1718, May 2023, doi: 10.1109/TCSII.2023.3257852.
22. A. Noori, M. Aminian, and H. Ahmadifar, “A new approximate 5:2 compressor for high accuracy 8-bit MAC design,” IETE J. Res., 2025, doi: 10.1080/03772063.2025.2495823.
23. H. Son, H. Jung, and Y.-C. Jang, “A 1-kS/s 12-bit SAR ADC with burst conversion for anti-leakage current,” IEEE Access, vol. 12, pp. 176094–176103, 2024, doi: 10.1109/ACCESS.2024.3505990.
24. S. Ibrahim, A. M. Abbas, A. A. Alharbi, and M. A. Albahar, “A new 12-bit chaotic image encryption scheme using a 12 × 12 dynamic S-box,” IEEE Access, vol. 12, pp. 37631–37642, 2024, doi: 10.1109/ACCESS.2024.3374218.
25. Xilinx, 7 Series FPGAs Configurable Logic Block User Guide, [Online]. Available: https://www.xilinx.com/support/documentation/user_guides/ug474_7Series_CLB.pdf.
26. U. A. Kumar, S. K. Chatterjee and S. E. Ahmed, “Low-Power Compressor-Based Approximate Multipliers With Error Correcting Module,” in IEEE Embedded Systems Letters, vol. 14, no. 2, pp. 59-62, June 2022, doi: 10.1109/LES.2021.3113005.
27. Y. Guo, H. Sum. L. Guo, Sh. Kimaru, ” Low-Cost Approximate Multiplier Design using Probability-Driven  Inexact Compressors,” 2018 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), doi:10.1109/APCCAS.2018.8605570.

  • تاریخ دریافت 03 اسفند 1404
  • تاریخ بازنگری 30 اردیبهشت 1405
  • تاریخ پذیرش 13 خرداد 1405
  • تاریخ انتشار 03 تیر 1405