TY - JOUR ID - 204734 TI - طراحی آرایه سیستولیکی برای اجرای الگوریتم SL0 JO - پدافند الکترونیکی و سایبری JA - ECD LA - fa SN - 2322-4347 AU - ناصری, علی AU - جزپیری, روزبه AD - دانشیار دانشگاه جامع امام حسین(ع) AD - کارشناس ارشد الکترونیک دانشگاه زنجان Y1 - 2020 PY - 2020 VL - 7 IS - 4 SP - 59 EP - 65 KW - آرایه سیستولیکی KW - پردازش موازی KW - الگوریتم SL0 KW - شبیه سازی KW - ضرب ماتریس DO - N2 - معماری سیستولیکی یکی از پرکاربردترین معماری های پردازش موازی به حساب می آید. درآرایه سیستولیکی واحدهای ALU بصورت آرایه کنار هم قرار می گیرند. آرایه سیستولیکی به صورت سنکرون عمل می کند بصورتی که با نگاشت مناسب ورودی ها به آن قادر است محاسبات دارای معادله بازگشتی را بطور موازی انجام دهد. در این مقاله آرایه سیستولیکی برای یکی از الگوریتم‌های استفاده‌شده در نمایش (تجزیه) تنک بنام الگوریتم SL0 طراحی شده و با شبیه سازی نرم افزاری مورد ارزیابی واقع گردید. نتایج حاکی از آن است اجرای الگوریتم مذکور با تک پردازنده با فرض 4 کلاک برای انجام هر بار معادله بازگشتی کلاکی معادل 4N^3+9.7N^2+3.2N+18لازم دارد در حالیکه انجام آن با آرایه سیستولیکی به دلیل انجام محاسبات به صورت موازی و پایپ لاین، کلاکی معادل 48N+32 لازم دارد. در این مقاله آرایه سیستولیکی برای یکی از الگوریتم‌های استفاده‌شده در نمایش (تجزیه) تنک بنام الگوریتم SL0 طراحی شده و با شبیه سازی نرم افزاری مورد ارزیابی واقع گردید. نتایج حاکی از آن است اجرای الگوریتم مذکور با تک پردازنده با فرض 4 کلاک برای انجام هر بار معادله بازگشتی کلاکی معادل 4N^3+9.7N^2+3.2N+18لازم دارد در حالیکه انجام آن با آرایه سیستولیکی به دلیل انجام محاسبات به صورت موازی و پایپ لاین، کلاکی معادل 48N+32 لازم دارد. UR - https://ecdj.ihu.ac.ir/article_204734.html L1 - https://ecdj.ihu.ac.ir/article_204734_1e0ff36fe5e28cf67dae1490b052cc87.pdf ER -